在总线周期中插入等待时钟
    上面时序图中给出的都是标准总线周期，且是假定存储器或I／O端口的工作速度能够适应8086的总线周期时序。如果使用的存储器或I／O端口不能满足标准总线周期时序的要求，就需要考虑插入等待时钟。以读为例，如果在 有效期间不能将读入数据送到数据总线，或者在8086读取数据的时刻数据在数据总线上不能达到稳定，那么可以提出申请，以便插入等待时钟Tw。为此，8086设置了READY引脚。图2．12是插入一个等待时钟的存储器读周期的时序图。
    8086在T3的开始(下降沿)采样READY信号，若发现它为低电平，则在T3的结束后不进入T4，而是插入一个Tw。以后每一个Tw的开始(下降沿)均采样READY信号，只有在发现它为高电平，才在这个Tw后进T4，否则继续插入Tw。在Tw期间，控制信号及状态信号都保持原来的状态，即进入Tw前的状态。显然，这样做加长了从 有效到CPU读取数据的时间间隔，即等待存储器或I／O端口提供数据的时间变长了，保证了CPU读取数据的正确性。
    图2．12是插入一个Tw的情况。如果让READY为低电平的时间再长一些，那么可以插入两个或多个Tw。READY信号是根据存储器或I／O端口的实际情况产生的。